پروژه FPGA

اختصاصی از فایل هلپ پروژه FPGA دانلود با لینک مستقیم و پر سرعت .

شامل توضیحات کامل درمورد fpga درقالب word دارای40صفحه در اختیار شما قرار می گیرد.

دانلود پروژه FPGA & CPLD زمان برنامه نویسی VHDL

اختصاصی از فایل هلپ دانلود پروژه FPGA & CPLD زمان برنامه نویسی VHDL دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

فرمت فایل word  و قابل ویرایش و پرینت

تعداد صفحات: 41

مقدمه ای درباره FPGA & CPLD

برای آنکه بتوان بخش بزرگی از یک طرح را داخل یک تراشه منتقل نمود و از زمان و هزینه مونتاژ و راه‌اندازی و نگهداری طرح کاست، ساخت تراشه‌های قابل برنامه ریزی مطرح شد از جمله مزایای استفاده از تراشه‌های قابل برنامه ریزی در طراحی پروژه‌ها عبارتند از :

کاهش ابعاد و حجم

کاهش زمان و هزینه طرح

افزایش اطمینان از سیستم

حفاظت از طرح

حفاظت در برابر نویز و اغتشاش

FPGA ها ابزار سخت افزاری قابل برنامه ریزی ارزان قیمت را جایگزین کاربردهای فعلی کنترلرهای داخلی (Embedded Controllers) نموده‌اند. به همین دلیل بازار آنها رشد گسترده‌ای داشته است. علاوه بر این به جهت ارائه راه حل‌های مناسب برای IC های سفارشی با عملکرد بالا موفقیت زیادی به دست آورده‌اند. در واقع به نظر می‌رسد که FPGAها با توجه به ارزان بودن، نسل فعلی تراشه‌های ASIC را از رده خارج کنند. همین مزیت هزینه و عملکرد توجه زیادی را درحوزه تحقیقات به خود معطوف کرده است.

ویژگی‌ استفاده از قطعات منطقی قابل برنامه ریزی (PLD) و FPGA، ارزان بودن قیمت و سرعت ورود آنها به بازار است.

قطعات ASIC، هزینه‌های توسعه مهندسی غیر قابل برگشت بالاتری دارند و در نتیجه اغلب، قیمت این محصولات بالاتر است، اما اساساً کارایی بالاتری دارند. این شیوه‌های مختلف طراحی محیطهایی را با مجموعه‌ای از متدولوژی و ابزاهای مختلف CAD پدید می‌آورند.

در طول یک دهه گذشته، انواع مختلفی از سخت افزارهای قابل برنامه ‌ریزی به سرعت پیشرفت کرده‌اند. این قطعات نام‌های مختلفی دارند مثل سخت افزار قابل آرایش مجدد، سخت افزار قابل آرایش، سخت افزار قابل برنامه ریزی مجدد.

ایده اصلی و زیر بنایی معماری FPGA و CPLD بسیار ساده است. به طوری کلی میتوان مدارهای ترکیبی و ترتیبی را مستقیماً روی بستر سیلیکون ایجاد کرد. تراشه‌های ASIC با اینکه کارایی بالایی دارند اما تنها می‌توانند یک نوع عملیات را انجام دهند.

از آنجایی که امکان توزیع هزینه توسعه بین چند کاربر وجود ندارد، قیمت ASIC ها معمولاً بیش از سیستمهای مبتنی بر ریز پردازنده معمولی می‌شود.

تکنولوژی تراشه‌های قابل برنامه‌ریزی

قابلیت برنامه ریزی شدن مدارات مختلف و اتصالات متفاوت بر روی PLD به دلیل سوئیچ‌های قابل برنامه ریزی است که در این تراشه وجود دارد، این سوئیچ‌ها می‌بایست علاوه بر اشغال فضای بسیار کم دارای کمترین تأخیر زمانی باشند بطور کلی سوئیچ‌‌های قابل برنامه ریزی در PLD با استفاده از سه نوع تکنولوژی قابل پیاده سازی است.

1-استفاده از Anti – Fuse

2-استفاده از سلولهای حافظه موقت Sram

3-استفاده از گیتهای شناور EEPROM یا EPROM

Anti – Fuse

خصوصیت اصلی Anti – Fuseها تنها یک بار قابلیت برنامه‌ریزی بودن، اشغال فضای کم و بالا بودن فرکانس کاری، به دلیل پایین بودن اثر مقاومتی و ظرفیت خازنی آنها است.

عیب اصلی این روش نداشتن قابلیت برنامه ریزی مجدد است و زمانی که یک بار برنامه‌ریزی گردد دیگر به حالت اولیه برنمی‌گردد و مزیت اصلی آن فرکانس کاری بالا و اشغال فضای کم آن است این نوع PLDها نسبت به انواع دیگر PLDها نسبتاً گرانتر هستند.

SRAM

در روش SRAM از سلولهای حافظه به دو طریق استفاده می‌شود، در روش اول از یک سلول حافظه برای کنترل روشن یا خاموش شدن یک ترانزیستور استفاده می‌گردد که در این حالت خروجی سلول حافظه به بیس ترانزیستور یا گیت فت متصل می شود،‌ با روشن یا خاموش شدن ترانزیستور یک مسیر وصل یا قطع می‌شود. در روش دوم

41 صفحه ورد FPGA & CPLD زمان برنامه نویسی VHDLتحقیق درباره

اختصاصی از فایل هلپ 41 صفحه ورد FPGA & CPLD زمان برنامه نویسی VHDLتحقیق درباره دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

فرمت فایل word  و قابل ویرایش و پرینت

تعداد صفحات: 41

مقدمه ای درباره FPGA & CPLD

برای آنکه بتوان بخش بزرگی از یک طرح را داخل یک تراشه منتقل نمود و از زمان و هزینه مونتاژ و راه‌اندازی و نگهداری طرح کاست، ساخت تراشه‌های قابل برنامه ریزی مطرح شد از جمله مزایای استفاده از تراشه‌های قابل برنامه ریزی در طراحی پروژه‌ها عبارتند از :

کاهش ابعاد و حجم

کاهش زمان و هزینه طرح

افزایش اطمینان از سیستم

حفاظت از طرح

حفاظت در برابر نویز و اغتشاش

FPGA ها ابزار سخت افزاری قابل برنامه ریزی ارزان قیمت را جایگزین کاربردهای فعلی کنترلرهای داخلی (Embedded Controllers) نموده‌اند. به همین دلیل بازار آنها رشد گسترده‌ای داشته است. علاوه بر این به جهت ارائه راه حل‌های مناسب برای IC های سفارشی با عملکرد بالا موفقیت زیادی به دست آورده‌اند. در واقع به نظر می‌رسد که FPGAها با توجه به ارزان بودن، نسل فعلی تراشه‌های ASIC را از رده خارج کنند. همین مزیت هزینه و عملکرد توجه زیادی را درحوزه تحقیقات به خود معطوف کرده است.

ویژگی‌ استفاده از قطعات منطقی قابل برنامه ریزی (PLD) و FPGA، ارزان بودن قیمت و سرعت ورود آنها به بازار است.

قطعات ASIC، هزینه‌های توسعه مهندسی غیر قابل برگشت بالاتری دارند و در نتیجه اغلب، قیمت این محصولات بالاتر است، اما اساساً کارایی بالاتری دارند. این شیوه‌های مختلف طراحی محیطهایی را با مجموعه‌ای از متدولوژی و ابزاهای مختلف CAD پدید می‌آورند.

در طول یک دهه گذشته، انواع مختلفی از سخت افزارهای قابل برنامه ‌ریزی به سرعت پیشرفت کرده‌اند. این قطعات نام‌های مختلفی دارند مثل سخت افزار قابل آرایش مجدد، سخت افزار قابل آرایش، سخت افزار قابل برنامه ریزی مجدد.

ایده اصلی و زیر بنایی معماری FPGA و CPLD بسیار ساده است. به طوری کلی میتوان مدارهای ترکیبی و ترتیبی را مستقیماً روی بستر سیلیکون ایجاد کرد. تراشه‌های ASIC با اینکه کارایی بالایی دارند اما تنها می‌توانند یک نوع عملیات را انجام دهند.

از آنجایی که امکان توزیع هزینه توسعه بین چند کاربر وجود ندارد، قیمت ASIC ها معمولاً بیش از سیستمهای مبتنی بر ریز پردازنده معمولی می‌شود.

تکنولوژی تراشه‌های قابل برنامه‌ریزی

قابلیت برنامه ریزی شدن مدارات مختلف و اتصالات متفاوت بر روی PLD به دلیل سوئیچ‌های قابل برنامه ریزی است که در این تراشه وجود دارد، این سوئیچ‌ها می‌بایست علاوه بر اشغال فضای بسیار کم دارای کمترین تأخیر زمانی باشند بطور کلی سوئیچ‌‌های قابل برنامه ریزی در PLD با استفاده از سه نوع تکنولوژی قابل پیاده سازی است.

1-استفاده از Anti – Fuse

2-استفاده از سلولهای حافظه موقت Sram

3-استفاده از گیتهای شناور EEPROM یا EPROM

Anti – Fuse

خصوصیت اصلی Anti – Fuseها تنها یک بار قابلیت برنامه‌ریزی بودن، اشغال فضای کم و بالا بودن فرکانس کاری، به دلیل پایین بودن اثر مقاومتی و ظرفیت خازنی آنها است.

عیب اصلی این روش نداشتن قابلیت برنامه ریزی مجدد است و زمانی که یک بار برنامه‌ریزی گردد دیگر به حالت اولیه برنمی‌گردد و مزیت اصلی آن فرکانس کاری بالا و اشغال فضای کم آن است این نوع PLDها نسبت به انواع دیگر PLDها نسبتاً گرانتر هستند.

SRAM

در روش SRAM از سلولهای حافظه به دو طریق استفاده می‌شود، در روش اول از یک سلول حافظه برای کنترل روشن یا خاموش شدن یک ترانزیستور استفاده می‌گردد که در این حالت خروجی سلول حافظه به بیس ترانزیستور یا گیت فت متصل می شود،‌ با روشن یا خاموش شدن ترانزیستور یک مسیر وصل یا قطع می‌شود. در روش دوم

پاورپوینت کامل با عنوان آموزش FPGA و زبان VHDL در 82 اسلاید

اختصاصی از فایل هلپ پاورپوینت کامل با عنوان آموزش FPGA و زبان VHDL در 82 اسلاید دانلود با لینک مستقیم و پر سرعت .

دروازه-آرایه (به انگلیسی: Gate Array) یا آرایه منطق غیرمتعهد (به انگلیسی: Uncommitted Logic Array) یک رویکرد جهت طراحی و ساخت مدارهای مجتمع با کاربرد خاص (ASIC)، با استفاده از تراشه‌های از پیش ساخته با قطعات فعال مانند دروازه NANDD می‌باشد، که بعداً با توجه به درخواست سفارش به وسیله اضافه کردن لایه‌های فلزی در محیط کارخانه به هم متصل می‌شوند.

طراحی

یک مدار دروازه-آرایه، یک مدار تراشه سیلیکونی از پیش ساخته با هیچ تابع خاصی است که در آن ترانزیستور، گیت‌های استاندارد NAND و یا NOR، و سایر قطعات فعال در موقعیت‌های از پیش تعریف شده به طور منظم قرار داده شده و روی یک ویفر که معمولاً برش اصلی یا شاه‌قاچ (master slice) نامیده می‌شود ساخته شده است. ایجاد یک مدار با یک تابع مشخص با اضافه کردن یک لایه سطح نهایی و یا لایه‌هایی از اتصالات فلزی به تراشه روی شاه‌قاچ در فرایند تولید انجام می‌شود، اتصال این عناصر اجازه می‌دهد که عملکرد این تراشه مطابق سفارش مورد نظر انجام شود. این لایه مشابه لایه یا لایه‌های مسی از یک تخته مدار چاپی (PCBB) است.

شاه‌قاچ معمولاً از پیش ساخته می‌باشند و در مقادیر زیاد بدون توجه به سفارشات مشتری ذخیره می‌شوند. طراحی و ساخت با توجه به مشخصات مشتری ممکن است در یک زمان کوتاه در مقایسه با سلول‌های استاندارد و یا طراحی سفارشی کامل به انجام شود. روش دروازه-آرایه هزینه‌های ماسک را زمانی که ماسک‌های سفارشی کمتری نیازمند تولید می‌باشد را کاهش می‌دهد. بعلاوه هزینه‌های ابزارهای تست کارخانه و زمان تست با توجه به اینکه ممکن است یک قالب تست یکسان (وسایل آزمون مشابه) برای تمام محصولات دروازه-آرایه ساخته شده در ابعاد مشابه مورد استفاده قرار بگیرد، کاهش می‌یابد. دروازه-آرایه‌ها به عنوان اجداد مدارهای ASIC دارای ساختار پیشرفته‌تر بودند، بر خلاف آرایه‌های دروازه، ASICها ساختار یافته تمایل دارند که شامل حافظه‌های از پیش تعریف شده یا قابل پیکربندی، و / یا بلاک‌های آنالوگ باشند. مدارهای ASIC ساختاریافته هنوز هم توسط برخی شرکت‌ها مانند ChipX، به فروش می‌رسد.

یک مدار کاربردی باید روی یک آرایه دروازه که به اندازه کافی دروازه یا گیت، سیم‌کشی و پایه‌های ورود‌ی-خروجی (I/O) دارد ساخته شود. از آنجا که نیازمندی‌ها متفاوت است، آرایه‌های دروازه معمولاً در قالب خانواده‌ها یا دسته‌های با اعضای بزرگتری که بیشتر از تمام منابع را دارند ارائه شده است، اما به نسبت گران تر هستند. در حالی که طراح نسبتاً به راحتی می‌تواند تعداد دروازه‌ها و پایه‌های ورود‌ی-خروجی مورد نیاز را تعیین کند، مقدار گام‌های مسیریابی مورد نیاز ممکن است به طور قابل ملاحظه‌ای حتی در میان طرح با همان مقدار از منطق متفاوت باشد.(به عنوان مثال، یک crossbar switch یا سوئیچ ماتریسی نیاز به مسیریابی بسیار بیشتر از یک آرایه سیستولیک با همان تعداد گیت دارد.) از آنجا که گام‌های مسیریابی استفاده نشده هزینه را، بدون ایجاد هیچگونه سودی، افزایش (و عملکرد را کاهش) می‌دهند، تولید کنندگان دروازه-آرایه سعی در ارائه تنها گام‌های (Track) لازم دارند. بنابراین بسیاری از طرح‌ها که از نظر دروازه و پایه‌های ورود‌ی-خروجی مناسب است را می‌توان تعیین مسیر کرد. این بوسیله تخمین چیزهایی که از قانون اجاره (Rent's rulee) و یا بوسیله تجربیاتی که از طرح‌های موجود بدست می‌آید، تعیین می‌شود.

اشکال اصلی آرایه‌های گیت، تراکم و عملکرد تا حدودی پایین‌تر در مقایسه با روش‌های دیگر طراحی مدارهای ASIC می‌باشد. با این حال این شیوه اغلب یک رویکرد قابل قبول برای حجم تولید کم است.

وی‌اچ‌دی‌ال (به انگلیسی VHDL) یک زبان توصیف سخت افزار برای بیان مشخصات سخت افزار است . زبان VHDL نخستین بار توسط وزارت دفاع آمریکا به منظور طراحی و توصیف مدارهای مجتمع سرعت بالا طراحی شد و مورد استفاده قرار گرفت . سپس در سال 1987 توسط انجمن IEEE (انجمن مهندسان برق و الکترونیک)در قالب استاندارد IEEE 1076-1987 ارائه گردید. پس از گذشت چند سال و انجام پاره ای ار تصحیحات، استاندارد دوم این زبان تحت عنوان IEEE 1076-1993 در اختیار عموم قرار گرفت . به طور کلی می توان مزایای زیر را در استفاده از زبان VHDL عنوان نمود :

• با توجه به این که VHDL یک زبان استاندارد می باشد، کد نوشته توسط آن را می توان به روی سنتز کننده ها و تراشه های تولید کنندگان مختلف پیاده سازی نمود و نیازی به تغییر کد وجود ندارد .
• شبیه ساز ها و کامپایلرهای این زبان در دسترس و ارزان قیمت می باشند .
• با استفاده از این زبان می توان سیستم ها را به صورت ساختاری یا رفتاری مدل سازی نمود. توصیف رفتاری نشان دهنده عملکرد سیستم و چگونگی تولید خروجی ها بر اساس سیگنال های ورودی می باشد . با استفاده از این توصیف می توان عملکرد کلی سیستم را بیان کرد و از درگیر شدن با جزئیات بلوک های سازنده سیستم که در طرح های بزرگ به پیچیدگی توصیف سیستم منجر شود اجتناب نمود . در مقابل مدل ساختاری نشان دهنده نحوه ارتباط بلوک های سازنده سیستم است و بیانگر جزئیات بیشتری از سخت افزار می باشد . به این ترتیب با استفاده از این زبان امکان توصیف سخت افزار از سطح گیت تا سیستم فراهم می شود .
• با استفاده از توصیف سخت افزاری می توان سیستم های پیچیده را توسط ارتباط بین بلوک های سازنده آن ها مدل سازی نمود، به این ترتیب پیاده سازی این سیستم ها توسط زبان VHDL ساده تر از زبان های برنامه نویسی از قبیل c می باشد .
• با بکار گیری کتابخانه ها و component ها در زبان VHDL، می توان از المان های موجود و نوشته شده در سایر طراحی ها استفاده نمود . در واقع عملکرد آن ها شبیه DLL ها و توابع در زبان های برنامه نویسی نرم‌افزاری می باشد .
• سرعت طراحی و پیاده سازی سیستم های پیچیده توسط این زبان بسیار بیشتر از طراحی شماتیک است زیرا چگونگی اتصال گیت ها و بلوک ها، توسط نرم‌افزار سنتز کننده تعیین می شود . به این ترتیب می توان سیستم های پیچیده را در مدت زمان کوتاهی پیاده سازی کرده، تغییرات و اصطلاحات مورد نیاز را در برنامه اعمال نمود .
• استفاده از این زبان بستر مناسبی برای شبیه سازی سیستم مورد توصیف ایجاد می کند و پس از اطمینان از صحت عملکرد کد نوشته شده در محیط شبیه ساز، می توان توصیف سیستم را به روی تراشه مورد نظر پیاده کرد .

فهرست مطالب:

ASIC چیست؟

مزایا

معایب

FPGA چیست؟

مزایا

معایب

کاربردها

شرکت های سازنده

درباره زایلینکس

درباره آلترا

نحوه پیاده سازی مدارهای دیجیتالی در FPGA

پیاده سازی مدارات ترتیبی در FPGA

ضرب کننده

میکروپروسسور

طراحی ابتدایی

زبان توصیفی با سرعت خیلی بالا VHDL

شبیه سازی

سنتز

پیاده سازی

ساختار یک برنامه VHDL

معرفی کتابخانه ها

موجودیت

معماری

طراحی گیت NAND ساده

طراحی نیم جمع کننده

انواع داده

داده های از قبل تعریف شده توسط کاربر

نوع Bit و Bit Vector

انواع STD_LOGIC و STD_LOGIC_VECTOR

انواع STD_ULOGIC و STD_ULOGIC_VECTOR

تعریف نوع جدید داده

کتابخانه ها

بسته

عملگرها

انواع ساختارها در VHDL

ساختارهای موازی

ساختارهای متوالی

عبارت IF

عبارت WHEN

طراحی مدار مقایسه کننده

طراحی دیکودر 8*3

طراحی مالتی پلکسر 1*8

عبارت WITH

و...

پروژه طراحی وپیاده سازی شتاب دهنده سخت افزاری روی یک FPGA جهت سیستم توموگرافی مقاومت الکتریکی. doc

اختصاصی از فایل هلپ پروژه طراحی وپیاده سازی شتاب دهنده سخت افزاری روی یک FPGA جهت سیستم توموگرافی مقاومت الکتریکی. doc دانلود با لینک مستقیم و پر سرعت .

نوع فایل: word

قابل ویرایش 105 صفحه

چکیده:

توموگرافی مقاومت الکتریکی ERT کاربردهای زیادی از جمله ژئو فیزیک دارد. در این سیستم تعیین توزیع مقاومت الکتریکی زیر سطح با استفاده از اندازه گیری ولتاژ روی سطح توسط الکترودهای سیستم انجام می گیرد. این عمل با فروبردن الکترودهایی در روی زمین به صورت ماتریسی یا دورچین و تزریق جریان به آنها و دریافت ولتاژهای متناظر از بقیه الکترودها به عنوان داده های ورودی صورت می گیرد.

در قسمت بازسازی تصویر از حل عددی معادلات دیفرانسیل مربوطه به روش تفاضل محدود و بهره گیری از الگوریتم حداقل مربعات  برای کاهش خطای بین مقادیر اندازه گیری شده و محاسبه شده و در نهایت تصویر توزیع مقاومت الکتریکی به صورت سه بعدی با استفاده ازیکی از دو روش گوس- نیوتن و کوشی- نیوتن بدست میآید.

مراحل ایجاد تصویر توموگرافی به روش مقاومت الکتریکی چهار بلوک می باشد.  مرحله اول شامل تشکیل یک دستگاه معادلات پتانسیل می باشد که ضرایب آن توسط روابط کوپلینگ محاسبه  می گردد. قدم بعدی حل دستگاه فوق الذکر و پیدا کردن پتانسیل های مربوطه می باشد.  مقادیر این پتانسیل ها  بعد از عبور از مرحله ژاکوبین مبنای محاسبه مقاومت الکتریکی ( یا رسانایی الکتریکی ) بلوک هایی است که در نهایت بعد از چندین بار تکرار جهت تصویر سازی از عمق جسم مورد نظر بکار می رود.

هدف این پایان نامه استفاده از الگوریتم های موازی سازی و پردازش موازی و خط لوله به جهت پیاده کردن یک سیستم بهینه بر روی FPGA به منظور کاهش زمان و افزایش سرعت محاسبات بدون از دست دادن دقت لازم در ایجاد تصویر می باشد.

عملیات سنتز کدهای VHDL برای انجام این پروژه در نرم افزار ISE 8.1 شرکت Xilinx انجام شده است. این طرح روی برد XCLX25 شرکت Memec با تراشه Virtex-4LX25 شرکت Xilinx پیاده سازی گردید. شبیه سازی مدار پیاده سازی شده نیزتوسط نرم افزار Modelsim6.0 انجام شده است.

 مقدار قطعات استفاده شده حدود 30% قطعات موجود بوده ونتیجه شبیه سازی نشان می دهد که زمان فرایند برای یک بار تکرار جهت تصویر سازی ERT و به ازای یک بار تکرار جریان 8/16میلی ثانیه می باشد.

مقدمه:

 هدف توموگرافی مقاومت الکتریکی  تعیین توزیع مقاومت ویژه الکتریکی زیر سطح زمین با استفاده از اندازه گیری های روی سطح زمین می باشد. از روی این اندازه گیریها مقاومت ویژه زیر سطح تخمین زده می شود. مقاومت ویژه زمین با تغییر پارامترهای زمین مثل مواد معدنی، رطوبت، درجه اشباع آب در سنگها تغییر می نمایند. از توموگرافی مقاومت الکتریکی برای اکتشاف آب، معدن یابی، اکتشاف نفت، تحقیقات زمین شناسی، کاربردهای پزشکی و ... استفاده می شود.

بدلیل اینکه ساختارهای زمین شناسی در طبیعت سه بعدی است باید از پیمایش مقاومت سه بعدی برای تفسیر یک مدل سه بعدی استفاده شود و در حال حاضر پیمایش سه بعدی به دو دلیل موضوع تحقیقات فعالی می باشد:

1-توسعه مقاومت سنج های چند کاناله که سرعت نمونه برداری را افزایش داده اند.

2-توسعه میکروکامپیوترهای با سرعت بالا.

بازسازی تصویر با فروبردن الکترودهایی در روی زمین به صورت ماتریسی یا دورچین و تزریق جریان به آنها و دریافت ولتاژهای متناظر از بقیه الکترودها به عنوان داده های ورودی صورت می گیرد و با استفاده از اندازه گیری ولتاژ روی سطح زمین تصویر زیر سطح زمین بدست می آید. به این ترتیب که با استفاده از داده های بدست آمده از روی سطح و شبیه سازی مدل مشابه با ناحیه مورد پیمایش، در کامپیوتر سعی در مینیمم نمودن تفاضل بین داده اندازه گیری شده و حساب شده از مدل می نماییم و از این طریق به پارامترهای مجهول یعنی مقاومت ویژه الکتریکی سه بعدی زیر زمین دست می یابیم.

مراحل ایجاد تصویر توموگرافی به روش مقاومت الکتریکی چهار بلوک می باشد.  مرحله اول شامل تشکیل یک دستگاه معادلات پتانسیل می باشد که ضرایب آن توسط روابط کوپلینگ محاسبه می گردد. قدم بعدی حل دستگاه فوق الذکر و پیدا کردن پتانسیل های مربوطه می باشد.  مقادیر این پتانسیل ها  بعد از عبور از مرحله ژاکوبین مبنای محاسبه مقاومت الکتریکی ( یا رسانایی الکتریکی ) بلوک هایی است که در نهایت بعد از چندین بار تکرار جهت تصویر سازی از عمق جسم مورد نظر بکار می رود.راههای زیادی برای کاهش زمان محاسبه تصویر سازی در ERT  وجود دارد که استفاده از روش پردازش موازی  و خط لوله  روی FPGA در این پایان نامه بکار گرفته شد. در سالهای اخیر کار بر روی پیاده سازی شتاب دهنده سخت افزاری  مبتنی بر FPGA موضوع تحقیقات فعالی می باشد. اصولا تنوع و قابلیت های FPGA علی الخصوص انواع جدید آن که دارای فرکانس پالس ساعت 600MHz بوده و دارای تعداد بلوک های محاسباتی DSP و حافظه های BRAM قابل توجهی نیز می باشند باعث گردیده طراحی و تولید مدارات با تعداد متوسط و همچنین در مرحله نمونه سازی بسیار مورد توجه قرار گیرد.

 ساختارهایی که با پردازش تعداد زیادی داده سروکار داریم بسیار مستعد پیاده سازی بصورت خط لوله می باشند. همینطور اکثر فرایندهای فیزیکی که به جای حل تحلیلی مجبور هستیم به سراغ حل عددی معادلات دیفرانسیل، انتگرال و .. برویم، امکان موازی سازی مناسبی را فراهم می نمایند.

همیشه در فرایند موازی سازی و خط لوله، پیدا کردن نقطه بهینه بین افزایش سخت افزار جهت  تعداد المان های خط لوله و مسیر های موازی و همچنین زمان انجام محاسبات، چالش اصلی می باشد.این پایان نامه در ادامه پایان نامه آقای حمید سلطانی انجام و سرعت انجام محاسبات بین نرم افزارهای محاسباتی همچون MATLAB با عملکرد FPGA بررسی گردیده است. نتایج سنتز و شبیه سازی هر بلوک ازERT بصورت مجزا مورد بررسی قرار گرفته و در نهایت دیاگرام های کل شتاب دهنده سخت افزاری که شامل همه بلوک های پیاده سازی شده می باشد، نشان می دهد سرعت انجام محاسبات در روش موازی و خط لوله به طرز چشمگیری افزایش پیدا کرده است.

 چهار مقاله به شرح زیر از پایان نامه مذکور حاصل گردید:

1-مقاله تحت عنوان "A Hardware Accelerator for Electrical Resistance Tomography  System" که برای کنفرانس WCIPT 5 سال 2007 در کشور نروژ پذیرفته شد.

2- مقاله تحت عنوان " طراحی و پیاده سازی یک آنالیزرالکترواستاتیکی بر روی یک "FPGA برای سیزدهمین کنفرانس بین‌المللی کامپیوتر انجمن کامپیوتر ایران csicc2008 ،که توسط دانشگاه صنعتی شریف در اسفند 86 در جزیره کیش برگزار میگردد، پذیرفته شد.

3-مقاله تحت عنوان "طراحی و پیاده سازی سخت افزار ایجاد ماتریس ژاکوبین روی یک  "FPGA برای شانزدهمین کنفرانس مهندسی برق ایران ICEE که در اردیبهشت 87 در دانشگاه تربیت مدرس برگزار می گردد، ارایه گردید.

4-مقاله تحت عنوان  "Reconfigurable Computing Platform for Real-Time Image Reconstruction in 3-D Electrical Resistance Tomography"  برای مجله Measurement , Science and Technology  که یک مجله ISI می باشد، ارایه گردید. 

فهرست مطالب:

مقدمه

فصل اول : بررسی منابع

1-1- توموگرافی مقاومت الکتریکی سه بعدی

1-2- چیدمان الکترودها در توموگرافی مقاومت الکتریکی سه بعدی

1-3- ساختاربازسازی تصویر در ERT

1-4- طراحی نرم افزار تصویرساز

1-5-حل مستقیم مسئله  (Forward Solver)

1-5-1- مش بندی

1-5-2- گسسته سازی و حل بوسیله عناصر حجمی

1-6- محاسبه ژاکوبین

  1-7- حل مسئله معکوس

1-8- نتایج سه بعدی با مدل و المان مدفون شده T

 1-9- مشخصات و قابلیت های FPGA

1- 9- 1- CLB و SLICE

1- 9- 2- MEMORY

1- 9- 3- DSP48

فصل دوم : مواد و روشها

2-1-مراحل تشکیل تصویر در ERT

2-2- تولید ضرایب کوپلینگ

2-2-1- تولید dz , dy, dx

2-2-2-تولید آرایشهای مختلف از dz , dy, dxها

2-2-3-حافظه 1

2-2-4- ضرب و جمع کننده ها

2-2-5- حافظه 2

2-2-6- تولید r2

2-2-7-تولید D, Dexp

2-2-8- تقسیم کننده باینری

2-2-9-تولید Cdiag

2-3- مرحله حل دستگاه معادلات

2-3-1- روشهای حل دستگاه معادلات

2-3-2- حل معادله به روش گوس- سایدل

2-3-3-پیاده سازی بلوک حل دستگاه معادلات

2-3-4-چیدمان حافظه در بلوک حل دستگاه معادلات

2-4-بلوک تولید ماتریس ژاکوبین

2-4-1- بیان مسئله ژاکوبین

2-4-2- ماتریس ژاکوبین

2-4-3- پیاده سازی ژاکوبین

2-4-4- طراحی قسمت کنترل ژاکوبین

2-4-5- طراحی قسمت گرادیان

فصل سوم : نتایج و بحث

3-1- نتایج روشها

3-1-1- سیستم اعداد و نرمالیزه کردن داده ها

3-1-2- ابزارهای سنتز و تحلیل و شبیه سازی مدارات

3-1-3- سنتز بلوک ضرایب کوپلینگ

3-1-4- سنتز بلوک تولید و حل دستگاه FORWARD SOLVER

3-1-5- نتایج شبیه سازی و سنتز بلوک ژاکوبین

3-1-6- نتایج کل شتاب دهنده سخت افزاری

3-2- نتیجه گیری و پیشنهادات

3-2-1- نتیجه گیری ها

3-2-2-پیشنهادات

منابع و مراجع

ضمیمه A

 ضمیمه B

ضمیمه C

چکیده انگلیسی

فهرست شکل ها

شکل(1-1).آرایه قطب-قطب به فرم دورچین

شکل (1-2).بلوک بندی مدل برای سیستم 16 الکترودی دو بعدی

شکل(1-3). فلوچارت باز سازی تصویر در توموگرافی مقاومت الکتریکی

شکل (1-4). مش بندی مدل

شکل (1-5). ماتریس ژاکوبین مدل همگن

شکل(1-6). مدل شبیه سازی شده T

شکل (1-7). تصویر بازسازی شده مدل T

شکل(1-8). FPGA شرکت Xilinx

شکل(1-9). عناصر حافظه در FPGA

شکل(1-10). بلوک CLB در FPGA

 شکل(1-11). دیاگرام زمانی عملکرد Slice ها

شکل(1-12). دیاگرام زمانی RAM Distributed

 شکل(1-13). بلوک حافظه درFPGA

 شکل(1-14). ساختاربلوک حافظه در FPG

شکل(1-15). دو بلوک حافظه موازی شکل(1-16). بلوک حافظه به صورت FIFO

شکل(1-17). دیاگرام زمانی عملکرد حافظه در مد اول

شکل(1-18). دیاگرام زمانی عملکرد حافظه در مد دوم

شکل(1-19). بلوک DSP48

شکل(1-20).  کنترل بلوک DSP48

شکل(1-21).  دیاگرام زمانی  بلوک DSP48

شکل(2-1). مراحل ایجاد تصویر به روش ERT

 شکل(2-2). نحوه قرار گرفتن ضرایب در داخل ماتریس

شکل(2-3). بلوک دیاگرام تولید ضرایب کوپلینگ

شکل (2-4). دیاگرام داخلی بخش ضرب و جمع کننده ها

شکل (2-5). دیاگرام داخلی تولید r2

 شکل(2-6). دیاگرام داخلی تولید D

 شکل (2-7). دیاگرام تولید Dexp

شکل(2-8). نمودار تقسیم کننده باینری 4 بیتی

شکل(2-9). دیاگرام تولید Cdiag

شکل (2-10). دیاگرام حل معادلات پتانسیل به روش گوس سایدل

شکل (2-11).  دیاگرام تولید ضرایب ژاکوبین

شکل (2-12). بلوکی با مقاومت ویژه ρ

شکل (2-13). دیاگرام داخلی قسمت گرادیان

شکل (3-1). نتایج شبیه سازی بلوک تولید ضرایب کوپلینگ

شکل (3-2).  نتایج شبیه سازی سخت افزار انالیزر الکترواستاتیکی

شکل (3-3). نتایج نرم افزار Modelsim6.0 برای چند مجهول نمونه

شکل (3-4). درصد اختلاف نسبی بین نتایج FPGA و MATLAB برای بلوک آنالایزر  الکترواستاتیکی

شکل (3-5).  نتایج شبیه سازی بلوک ژاکوبین

شکل (3-6). خطای نسبی برای کل بازه مکانی ژاکوبین

فهرست جداول

جدول(1-1). مشخصات ساختاری خانواده Virtex4

جدول(1-2). محتویات CLB خانواده Virtex4

جدول(3-1). استفاده از منابع سخت افزاری FPGA برای بلوک تولید ضرایب کوپلینگ

جدول (3-2). خلاصه سخت افزار استفاده شده روی FPGA بلوک آنالایزر الکترواستاتیکی

جدول (3-3). مقایسه نتایجMATLAB7.1و  Modelsim6.0

جدول(3-4). مقایسه مقدار عددی بدست آمده از بلوک ژاکوبین برای یک بازه محدود مکانی بین FPGA وMATLAB

جدول (3-5). قطعات موجود و استفاده شده FPGA بلوک ژاکوبین

جدول (3-6). نتایج سنتزکل شتاب دهنده سخت افزاری

منابع و مراجع

[1]        سلطانی، حمید، طراحی و ساخت سیستم توموگرافی مقاومت الکتریکی سه بعدی، کارشناسی ارشد، دانشگاه تبریز، تبریز، 1384.[2]            Tsourlos, P.I. and Ogilvy, T.D., "An algorithm for the 3-D inversion of tomographic resistivity and induced polarization data: Preliminary results ", Journal of the Balkan Geophysical society, 1999, Vol. 2, No2, pp. 30-45.

[3]        Griffiths, D. H. and Turnbull, j., "A multi-electrode array for resistivity surveying ", 1985, First Break 3(no.7), pp. 16-20.

[4]        Sasaki, Y., "Resolution of  resistivity tomography inferrede from numerical simulation", 1992, Geophysics Prospecting, Vol. 40, pp. 453-460.

[5]        Narrayan, S. and Dusseault, B. M., "Inversion techniques applied to resistivity inverse problems", 1994, Inverse Problems 10, pp. 669-686.

[6]        Day, A. and Morrison, H.F., "Resistivity Modeling for Arbitrary Shaped Three Dimensional Structure", April 1996, Geophysics, Vol. 92, No. 4.

[7]        Daily, W., Ramirez, A., Zonge, K., "A Unique Data Acquisition System for Electrical Resistance Tomography", 1996, Keystone, Proc. Symposium on the Application of Geophysics in Engineering and Environmental Problems, pp. 743-751.

[8]        Tapp, H.S., Peyton, A.J., Kemsley, E.K., Wilson, R.H., "Chemical Engineering Applications of Electrical Process Tomography", 1996, Sens. Actuators B, Vol. 92, pp. 17-24.

[9]        Loke, M.H., Barker, R.D., "Rapid Least Squares Inversion of Apparent Resistivity Pseudo sections using a Quasi-Newton Method", 1996, Geophysical Prospecting, Vol. 44, pp. 131-152.

[10]      Patterson, David A., Hennessym, John L., "Computer organization and design the hardware software interface", 2004, 3rd cd.

[11]      Griffiths, D. H. and Turnbull, j., "A multi-electrode array for resistivity surveying ", 1985, First Break 3(no.7), pp. 16-20.

[12]      Frounchi, J., Samad Zamini, K., Taghipour, H., Zarifi, M.H., Soltani, H., "A Hardware Accelerator for Electrical Resistance Tomography System", 2007, 5th World Congress on Industrial Process Tomography, Bergen, Norway

[13]      El-Kurdi, Y., Giannacopoulos, D., Gross, W.G., "Hardware Acceleration for Finite- Element electromagnetic: Efficient Sparse Matrix Floating Point Computations with FPGA", April 2007, IEEE transactions on Magnetic, Vol. 43, No 4.

[14]      Wang, X., Ziarras, S. G., "Parallel Direct Solution of Linear Equations on FPGA Based Machines", 2003, Proceeding of the International Parallel and Distributed Processing Symposium.

[15]      Kacarska, M., Andonov, D., Grnarov, A., "Processor Implementation for Pipeline Sparse Matrix", 18-20 May 1998, Electrotechnical Conference MELECON 98., 9th Mediterranean, Volume 2, vol.2, pp.  1289 – 1293.

[16]      El Gindi, H., Shue, Y.L., "on Sparse Matrix-Vector Multiplication with FPGA Based System", 2002, Proceeding of the 10th Annual IEEE Symposium on Field Programmable Custom Computing Machines.

[17]      Fujii, A., Suda, R., Nishida, A., "Parallel Matrix Distribution Library for Sparse Matrix Solvers", 2003, Proceeding of the 8th International Conference on High-Performance Computing in Asia-Pacific Region, IEEE Computer Society.

[18]      Wang, K., Kim, S., Zhang, J., "Global and Localized Parallel Preconditioning Techniques for Large Scale Solid Earth Simulations",  2003, Proceeding of the International Parallel and Distributed Processing Symposium.

[19]      Mathews, J.H., Kurtis D.F., "Numerical Methods Using MATLAB",  2005, 4th edition, New Delhi, Prentice-Hall of India.

[20]      Mathews, J.H., "Numerical Methods for Science Engineering, and Mathematics", 1987, Englewood cliffs, New Jersy, USA, Prentice-Hall, INC.

[21]      Xilinx Inc. ‘Virtex-4 user guide’, 2005, UG 070, Vo1.2.

[22]      Frounchi, J., Samad Zamini, K. and Taghipour, H., "Design and Implementation of an Electrostatic Analyzer on a FPGA for Electrical Resistance Tomography Systems", 2008,  Proc. 13th Joint International and National CSI Computer (Kish Island) .

[23]      www.cse.psu.edu/~mji, 2003, ppt. cse575-15arraymultdivide.

[24]      Matlab help.

[25]      R.Morris, G., K.Prasanna, V., "An FPGA-Based-Floating-Point Jacobi Iterative Solver", 2005, IEEE Computer Society Washington DC, USA, pp. 420-427.